Verilog 的運算式

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反運算
請注意 Verilog 中的位元相反運算為 ~ 符號，而 ! 是邏輯 not 的意思，不會對每個位元進行相反動作。

合併運算
reg [2:0] a;
reg [4:0] b;

{a, b} = 8'b10011110 // 此時會把 100 給 a，11110 給 b

reg [15:0] c;
c = {a, b, {2{a}}, 2'b11} // 此時 c 會是 {a, b, a, a, 11} 銜接後的結果。
說明：{a, 2{b,c}, 3{d}} 相當於 {a, b, c, b, c, d, d, d}。