數位訊號分析與量測-ISI問題

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一，關於 ISI 的文章典籍有哪些？
關於 ISI，有兩本比較有名的 SI 著作中有提到。在 Intel 的三位工程師合著的《高速數位系統設計——互連理論和設計實踐手冊》(p65-p66)中，
對 ISI 的解釋是：“當信號沿傳輸線傳播時，總存在反射、串擾、或其它噪音源引起的雜訊。這些雜訊會影響發送到傳輸線上的信號，降低時序容限和信號完整性容
限。這種現象稱為 ISI”。  

在另外一個著名美籍華人 SI 專家李鵬（Mike Peng Li）的著作《高速系統設計——抖動、雜訊和信號完整性》（p6-p7）中，有下面的描述，“在有損媒質中，（較高頻率的）位元流可能會造成跳變時序和信號幅度偏離理想值。……由於容性效應，每次電平跳變都要有一定的電荷充放電時間。如果前次跳變的電平在達到預定電平之前，緊接著發生又一次跳變，那麼當前bit就可能產生時間和電壓級的偏差，這種效應會級聯累積”  ，於是產生了 ISI。  可能是由於翻譯的原因，上段文字令人難以透徹理解 ISI。我運用強大的 google，但未能 google 出能幫助我寫完此文的參考文獻。  本文將從力科示波器測量的眼圖特點來幫您識別什麼是 ISI，並介紹力科示波器分析 ISI 的一個重要工具 ISI Plot 及其對調試的實際幫助。

二、Lecory示波器“眼”中的 ISI
簡單地說，ISI(intersymbol interference，碼間干擾)是一種信號的失真，一種碼型對相臨的碼型產生干擾。ISI是固有抖動(Dj)的主要來源。我們可以通過眼圖的特點來判斷是否有 ISI存在。在Lecory示波器“眼”中，ISI 表現為兩種典型特徵，分別如圖一、二所示。不完美的“眼圖”總是能說明點問題的，特別是這
種不完美的“眼圖”表現出這麼強烈的規律時！  圖一上圖表示沒有 ISI時測量出的 3.125Gbps信號的眼圖，
下圖表示有 ISI 測量出的 3.125Gbps 的眼圖，ISI 帶來的資料相關性抖動 DDj（Dj 的一部分）如紅色區間
所示。圖二的上升沿產生了負向的凹脈衝，下降沿產生了正向的凸脈衝。





三、基於Lecory串列資料分析儀的 ISI Plot 功能
Lecory的串列資料分析 SDA 系列有一種獨特的 ISI Plot 功能，可以將資料流程中的相同次序的比特位元組合
起來進行平均從而消除掉雜訊的影響，如圖三所示。



ISI Plot 是Lecory的一種專利方法，該方法利用歷史上捕獲到的波形的很多bit來確定對某一給定的bit的跳變沿的影響。使用者可以選擇螢幕上的比特位元個數(3-10 個)來測量。捕獲的波形按選擇的bit個數來分段處理。譬如選擇 4 個bit，那麼 4 UI 長度的資料段就會被掃描，總共有 2 的 4 次方 16 種組合的碼型被定位和平均。
譬如下面的資料流程中共出現 18 次 0010 被平均，9 次 1101 被平均，3 次 0001 被平均。平均處理的過程中隨機抖動，雜訊和週期性抖動被去掉了。這些波形段疊加顯示，最終 2 的 4 次方個平均後的波形都顯示在 ISI Plot 上。  如圖四所示。圖五以 3 UI 長度圖示了 ISI Plot 的實現原理。






四、引起 ISI 的原因及 ISI Plot 對分析 ISI 問題的幫助
1，預加重(Pre-Emphasis)過大
     預加重過大會產生 ISI。圖六分別表示在 10%、20%、33%三種預加種時的眼圖測量結果。在 33%預加重時的ISI 明顯增大。




2，資料碼型(Pattern)的特點和傳輸通道對串列資料不同頻率的碼型頻率回應
資料碼型中包括有連續跳變沿(如 101010……)的碼型包括的頻率成分是有些碼型（如 11001100……）的頻
率的兩倍，更是另外一類碼型（如 111000111000……）的頻率的三倍。 PCB 傳輸介質的低通特性會過濾掉
高頻成分，其結果是會使高頻碼型幅值衰減，相位偏移。
3，資料比特位元出現的次序
資料比特位元出現的次序影響到資料跳變沿的時序。如下所示的串列資料流程包含有碼型00010 和11110，
其中 1->0 的跳變導致的過零點時刻不一樣，於是帶來了 ISI 問題，如圖七所示，利用 ISI Plot 可以定位
出這種時序上的差別。



4，阻抗不匹配
阻抗不匹配會導致容性傳輸線產生反射。含有高頻能量的上升沿被反射，該反射會“拉低”電平。反之亦
然。這通常意味著部分傳輸線有附加的電容或較低的阻抗。這種阻抗不匹配帶來的 ISI 問題可以用 ISI Pl
ot 的方法來定位，也可以用眼圖範本失敗定位功能來驗證。阻抗不匹配帶來的跌落出現在距離跳變沿的固
定距離。  圖八用 ISI Plot 揭示出的碼型相關性是傳統的眼圖方法不能實現的。所有的上升沿都造成了負
向的凹脈衝並且所有的下降沿造成了正向的凸脈衝，這意味著部分傳輸線有附加的電容，或較低的阻抗。


五、如何降低 ISI 的影響
在《高速數位系統設計——互連理論和設計實踐手冊》一書中，提出了下面的一些降低 ISI 的經驗方法，
現摘錄如下：
1.通過消除阻抗不連續，並使走線分支長度和較大的寄生效應（源自封裝、插槽、或連接器）最小化，使
得匯流排上的反射降為最小。
2.使互連通路盡可能短。
3.避免耦合緊密的彎曲走線。
4.合理選擇線長，使得匯流排上傳輸信號時的同時，不會發生信號完整性問題（即振鈴(Ring)、信號突起、信號
過沖等）。
5.使串擾影響最小化。