Verilog - module問題

craftyfox

各位好，部分程式碼如下

module downcounter(clock1,reset,out);
input clock1,reset,in;
output reg [2:0]out;

        always @(posedge clock1) begin
        if(reset)
                out=3'b111;
        else
                out=out-3;
                end
endmodule

module testdown;
reg clock,reset;
wire [2:0]out;
downcounter test(.clock1(clock), .reset(reset), .out(out));

第一區塊module 中的"out" , 為宣告為reg

第二區塊的module中的"out" , 為宣告成wire形式

上述的程式碼,為何模組間的out可以互相連結呢?(如藍色文字)

syuan08

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