求救名詞!何謂minimum input arrival time before clock

紅髮傑克

最近看到一篇Paper 後面的表格出現的名詞我不太了解

網路上搜尋也沒有比較明確的解答

所以來論壇問問看有沒有大大能求救

這幾個名詞好像是 HDL VHDL 這類硬體描述語言 評鑑設計電路的一些名詞

分別是

1.minimum input arrival time before clock

2.Maximum output required time after clock

3.Maximum combinational path delay

有人給我比較詳細的解釋嗎 感謝

不良歐吉桑

原帖由 紅髮傑克 於 2009-9-10 10:52 發表
1.minimum input arrival time before clock

2.Maximum output required time after clock

3.Maximum combinational path delay

1) 應該就是指 flip-flop 的 setup time。你去查一下每一個 FF 的規格書，一定都有告訴你 setup time 的需求。意思是說 FF 的 input data 必須在 sampling clock edge 之前若干時間是穩定的，不可以動，不然 FF 不保證能抓到正確的 data

2) 應該就是指 flip-flop 的 hold time。你去查一下每一個 FF 的規格書，一定都有告訴你 hold time 的需求。意思是說 FF 於完成 sampling 動作以後若干時間，其 output data 才保證是正確的。這個值有可能是負值。

3) 一般積體電路裏的 timing path 分兩種，一種叫 sequential ，指 FF 和 FF 之間的路徑，這種路徑是受到 clock 控制的。另一種就是 combinational ，指的是只經過一般邏輯閘和 delay line 等不受 clock 限制的路徑。

開版大都在讀 paper 了，該不會連這些最基本的積體電路名辭都不知道吧？

紅髮傑克

原帖由 不良歐吉桑 於 2009-9-15 20:43 發表


1) 應該就是指 flip-flop 的 setup time。你去查一下每一個 FF 的規格書，一定都有告訴你 setup time 的需求。意思是說 FF 的 input data 必須在 sampling clock edge 之前若干時間是穩定的，不可以動，不然 FF 不保證能 ...

正反器的取樣維持時間 及 取樣後的保持時間 我知道

只是他用的名詞我是第一次看到 所以不懂

昨天Meeting 老師給我的答案 也是這樣沒錯

[老鳥建議]：呵呵....放輕鬆...

《 本帖最後由 紅塵孤鳥 於 2009-9-18 08:26 編輯 》

不良歐吉桑

呵呵，不酸一下，就枉費“不良”這個名號了。

如果歐吉桑的回文讓樓主感到不舒服，那歐吉桑在此說聲抱歉。歐吉桑在倚老賣老﹝不要理他‧‧‧﹞

只是有點納悶，正式的 paper 怎麼會用這麼白話的講法？好像在 IEEE 的論文裏還沒看過這樣的說法咧。

附帶一提，這幾個 terms 雖然大致上意義是如此，可是在不同的場合下，要考慮的變數不太一樣。歐吉桑上一篇回覆針對的是 gate-level 的電路，如果往上跳一層，考慮每一個 block 之間的 timing ，還有前一級的 output delay 、繞線的 path delay 以及寄生電容都要考慮。

紅髮傑克

原帖由 不良歐吉桑 於 2009-9-20 11:14 發表
呵呵，不酸一下，就枉費“不良”這個名號了。

如果歐吉桑的回文讓樓主感到不舒服，那歐吉桑在此說聲抱歉。歐吉桑在倚老賣老﹝不要理他‧‧‧﹞

只是有點納悶，正式的 paper 怎麼會用這麼白話的講法？好像在 IEEE 的論文裏還 ...

所以我才說 我是在IEEE第一次看到 這幾個名詞，之前看的PAPER都沒看過

寄生電容 在畫Layout我們就會考慮下去了，不然全客戶是作假的? 用Cell base就好了阿XD